Thời gian thiết lập và thời gian giữ tín hiệu trong FPGA là gì?

Thời gian thiết lập và thời gian giữ là các khái niệm quan trọng cần hiểu cho mọi nhà thiết kế kỹ thuật số. Bài viết này giải thích về thời gian thiết lập và thời gian giữ tín hiệu và cách chúng được sử dụng bên trong của một FPGA.

Bài viết này giả định rằng người đọc có hiểu biết cơ bản về Flip-Flop là gì và sự chậm trễ lan truyền ảnh hưởng đến thiết kế như thế nào (xem các bài trước).

Nhắc lại một chút, sự chậm trễ lan truyền là khoảng thời gian cần thiết cho các tín hiệu truyền giữa hai Flip-Flops. Khi tín hiệu truyền xuống một dây, nó có thể thay đổi từ 0 sang 1 hoặc 1 sang 0. Đầu vào cho Flip-Flop cần phải được ổn định (không thay đổi) để cho một thiết kế FPGA hoạt động đúng. Đầu vào phải ổn định trong một khoảng thời gian nhỏ trước khi được lấy mẫu bởi đồng hồ. Lượng thời gian này được gọi là thời gian thiết lập . Thời gian thiết lập là khoảng thời gian cần thiết cho đầu vào cho Flip-Flop để ổn định trước một cạnh đồng hồ . Thời gian giữ tương tự với thời gian thiết lập, nhưng nó đề cập đến các sự kiện sau khi một cạnh đồng hồ xảy ra. Thời gian giữ là khoảng thời gian tối thiểu cần thiết để đầu vào cho Flip-Flop ổn định sau một cạnh đồng hồ.

Trong hình, vùng màu xanh lá đại diện cho t _su  là thời gian thiết lập (SetupTime). Vùng màu xanh  dương đại diện cho t _h hoặc Thời gian giữ (hold). Trong các khu vực này, dữ liệu vào Flip-Flop có thể là 0  hoặc 1 hoặc lơ lững (không rõ ràng 0 hay 1).

Thời gian thiết lập và thời gian giữ liên quan gì đến sự chậm trễ truyền và tần số đồng hồ?

Thời gian thiết lập, thời gian giữ và sự chậm trễ lan truyền đều ảnh hưởng đến  thiết kế thời gian trong FPGA của bạn. Các công cụ FPGA sẽ kiểm tra để đảm bảo rằng thiết kế của bạn đáp ứng thời gian, có nghĩa là đồng hồ không chạy nhanh hơn logic cho phép. Lượng thời gian tối thiểu được phép cho đồng hồ FPGA của bạn (Thời gian của nó, được biểu diễn bằng T ) có thể được tính toán. Từ đó bạn có thể tìm thấy tần số của đồng hồ, vì tần số là nghịch đảo của chu kỳ ( F = 1 / T ). Nó là như sau:

t _{clk (min)} = t _su + t _h + t _p 

Nói chung trong thiết kế FPGA của bạn, t _su và t _h được cố định cho Flip-Flops của bạn, do đó, biến duy nhất mà bạn có quyền kiểm soát là t _p hoặc sự chậm trễ truyền. Độ trễ này thể hiện số lượng nội dung bạn đang cố thực hiện trong một chu kỳ đồng hồ. Càng nhiều thứ bạn cố gắng làm, t_p càng dài  và  t_clk(min) càng lớn, nghĩa là bạn sẽ không thể thiết kế FPGA chạy nhanh hơn t_clk(min) này. Được cái nọ thì mất cái kia nhé!