Cài đặt React Native với Create React Native App (CRNA)
Create React Native App (CRNA) là một công cụ mới, giúp tạo dự án React Native dễ hơn rất nhiều. Ý tưởng của CRNA lấy cảm hứng từ Create React App và là sản...
izTuts Blog
Plane Fit and Sphere Fit in Matlab
Ta có dữ liệu là đám mây điểm, muốn xem bố trí của đám mây điểm đó xấp xỉ một mặt phẳng hoặc mặt cầu chúng ta dùng các hàm sau: PlaneFit function C...
Thay đổi Timezone trên CentOS
1. Kiểm tra Timezone # date 2. Thay đổi Timezone theo múi giờ Việt nam # rm -f /etc/localtime # ln -s /usr/share/zoneinfo/Asia/Ho_Chi_Minh /etc/localtime 3. Đồng bộ Network Time Protocol NTP về server Việt...
Thay đổi MySQL password root
Bước 1. Cần khởi động mysqld với tùy chọn “–skip-grant-tables” để chạy mysql mà không cần root password Nếu là MySQL 5.7 hoặc cao hơn chạy trên CentOS/RHEL và Debian/Ubuntu hãy nhập lệnh: systemctl...
Nâng cấp lên PHP 7.x.x trên VPS PA Vietnam
Bước 1. Update to DirectAdmin Custombuild 2.0 cd /usr/local/directadmin mv custombuild custombuild_1.x wget -O custombuild.tar.gz http://files.directadmin.com/services/custombuild/2.0/custombuild.tar.gz tar xvzf custombuild.tar.gz cd custombuild ./build update_da Bước 2. Update to PHP 7 cd /usr/local/directadmin/custombuild ./build update ./build set...
Bài 15: Ngôn ngữ mô tả phần cứng nào cho bạn? VHDL hay Verilog
VHDL hay Verilog Bạn nên sử dụng ngôn ngữ nào cho thiết kế FPGA và ASIC của mình? Câu hỏi liệu Verilog hay VHDL tốt hơn cho người mới bắt đầu có được hỏi...
Bài 13: Metastability trong FPGA là gì?
Metastability trong FPGA là gì? Nếu bạn đã từng thử dùng một số đầu vào cho FPGA, chẳng hạn như một nút bấm, hoặc nếu bạn đã phải qua các lĩnh vực đồng hồ,...
Bài 14: Crossing Clock Domains trong FPGA (Chuyển đổi miền đồng hồ)
Xử lý các lỗi thời gian và metastability Crossing clock domain trong FPGA là một nhiệm vụ phổ biến, nhưng nó là một trong nhiều thứ làm hà thiết kế kỹ thuật số gặp...
Bài 12: Thời gian thiết lập và thời gian giữ tín hiệu trong FPGA.
Thời gian thiết lập và thời gian giữ tín hiệu trong FPGA là gì? Thời gian thiết lập và thời gian giữ là các khái niệm quan trọng cần hiểu cho mọi nhà thiết...
Bài 11: Sự chậm trễ truyền dữ liệu trong FPGA
Làm thế nào để khắc phục sự chậm trễ tuyên dữ liệu với Pipelining Độ trễ truyền là khoảng thời gian để tín hiệu di chuyển từ nguồn đến đích. Sự chậm trễ truyền...
Bình luận gần đây